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DDR4 信号完整性测试挑战、DDR信号完整性/一致性量测


一、DDR4 信号完整性测试挑战:

DDR4 的速率提升一倍,同时信号电压降低也接近一倍,这对测试探测技术提出了更高的要求。

DDR4 规范中的所有测试都是定义在 BGA 或者 DIMM 的管脚处, 但是,在很多时候,我们很难直接探测到 BGA 管脚处,这样测出来的结果误差会非常大,解决方案是使用 Interposer 夹具或者虚拟探测技术,探测到理想点的波形。

下图是使用 Virtual Probe 测试 DQS 和 DQ,上方是实际测试点的波形,下方是使用Virtual Probe测试到的BGA处的信号波形,可以很明显的看到,反射被去除了, 这样测试结果更加准确。

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二、DDR4测试点选取原则:

DDR测试点选取的一般原则,即:测读信号尽量靠近CPU,测量写信号尽量靠近RAM。

首先,考虑到走线对信号的衰减,一般在靠近芯片的接收侧对信号进行量测,这样,“看”到的信号和芯片“看”到的信号会更加接近。

其次,这样也会减小反射。

探头的接入或多或少会导致接入点的阻抗产生变化,原本100Ω左右的差分对走线在探头连接处变成其他的值(例如50Ω),这样信号会在这个点产生反射。一般DDR的接收端阻抗的连续性没有发送端好,所以信号在接收端也会产生反射。

如果信号前进过程中两个反射点离得比较远,距离(单位为inch)>信号的上升时间(单位为ns),会对信号产生比较明显的影响,如果量测到的信号在上升沿有回沟或者在信号高低电平中间有凹陷,这些都是多次反射造成的。

建议探头的连接点在DDR信号的接收端,能减少这样多次反射带来的影响。


三、Read Timing Test 测试图片及结果

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DQS2 Read Preamble tRPRE


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DQS3 Read Postamble tRPST


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DQ16 Output Hold Time From DQS2 tQH


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DQ23 Output Hold Time From DQS2 tQH


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DQ27OutputHoldTime From DQS3 tQH


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DQ28 Output HoldTime From DQS3 tQH 


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Read Data Test Result 


启威测实验室提供DDR2/3/4/5信号完整性测试及一致性验证,更多关于DDR测试解决方案,请联系启威测实验室。 


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